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DFTEXP
可测性设计自动化和成品率诊断解决方案

DFTEXP简介

随着半导体工艺制程的发展,芯片在生产过程产生缺陷的概率越来越大。为了达到DPPM(百万分比的缺陷率)的苛刻要求,芯片出厂前需要进行严格测试,剔除有缺陷的产品。DFTEXP可提供领先的可测性设计自动化和成品率诊断解决方案,轻松应对业界复杂的SoC芯片的量产测试、成品率提升的挑战,取得质量与成本双赢。
DFTEXP简介

ATCompiler简介

ATCompiler是一款强大的可寻址测试芯片版图设计平台。该平台提供了完整的大型可寻址及划片槽内可寻址测试芯片的版图设计解决方案,包括基于公司电路IP的外围电路快速设计、基本单元版图批量生成、模块级版图自动布局布线、最终版图布局整合、全芯片仿真和验证以及设计文档和测试程序的自动生成等功能。可寻址测试芯片包括了可寻址IP和测试结构。 
平台优势

 

  • 涵盖DFT全流程工具,支持MCU、AI、GPU、Network、5G基带、AP等不同应用领域芯片和规模的DFT设计实现需求,并且支持系统级测试的In-System-Test,以支持汽车电子的功能安全测试方案。

 

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  • 全方位的良率提升方案,可以适应不同工艺、不同Fab的要求。通过DFT Diagnosis和Fab 大数据分析系统,可快速发现影响良率的根因,建立提升方案。

 

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  • 从DFT的测试诊断结果,可结合DATAEXP-YMS中多维度的芯片相关数据,如产品版图、WAT/CP/FT测试数据、产线上的工艺步骤、设备、和缺陷等监控数据,从而更精准地识别故障行为和分析故障根因,加速芯片产品上市场的周期。

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  • DFT 自动化实现流程,以及完备的版本验收流程。同时支持RTL和Netlist Flow,并且通过HierarchicalDFT 和Hierarchical ATPG流程,加速产品Time-To-Market;建立完备的版本验收流程,满足各种工艺设计的DPPM要求。

 

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自主研发的可寻址测试芯片设计方案

当集成电路工艺发展到纳米级工艺后,对测试样本的密度和晶圆成本面积有了更严苛的要求。传统测试芯片因占用面积大,在测量样本量和成本控制两个方面已经满足不了工艺的需求。
广立微根据自身技术优势和经验研发设计了一系列可寻址测试芯片,通过寻址电路可以提升芯片密度5X~20X,并且保证高精度设计。该系列测试芯片在多个工艺节点得到设计验证,也实际满足了工艺产品开发和制造过程监控的需求,为集成电路纳米级工艺研发提供有力的成品率提升支持。

应用案例

基于产业实际用例,DFTEXP的故障覆盖率优于标杆工具,测试向量数减少了40%,降低测试成本。

主要分类

ATCompiler支持的可寻址测试芯片电路IP根据测试需求的不同,当前分为四大类:

  • 可寻址器件特征参数提取电路IP
  • 可寻址工艺参数提取/缺陷监测电路IP
  • 可寻址环形振荡器性能表征电路IP
  • 可寻址电容参数表征电路IP
主要功能
  • 基于参数化单元的批量单元版图自动化生成
  • 支持第三方单元版图导入
  • 自动布局布线
  • 支持顶层版图布局整合
  • 支持多层次的连线检查
  • 内置DRC的无差错设计
  • 支持LVS自动验证
  • 自动生成版图相关设计文档
  • 自动生成测试相关文档
设计优势