重磅发布⼁广立微全新推出领先的可测性设计(DFT)自动化和良率诊断协同解决方案DFTEXP

随着集成电路工艺越渐复杂，芯片设计规模越来越大，在生产过程中产生缺陷和出现良率问题的概率也就越来越高。为了达到DPPM（百万分比的缺陷率）的严格要求，需要通过多道测试来剔除有缺陷的芯片，并且诊断出良率根因。

DFT（Design for Test）技术作为业界的标准手段，通过在芯片设计时加入测试专用电路，增加芯片的可测试性。如何降低测试成本，同时测试电路占用芯片设计上较小的面积，达到更高的故障覆盖率，已成为当前产业界的一个关键难题。此外，在测试到芯片上的故障后，精准定位到故障位置是另一严峻挑战。

为解决以上痛点，杭州广立微电子股份有限公司与其子公司上海亿瑞芯电子科技有限公司强强联合，于2023年11月25日在杭州发布业界领先的可测性设计自动化和良率诊断解决方案（DFTEXP流程和解决方案）。

DFTEXP是一个完整的EDA平台，此平台集成了全新的DFT工具、DFT设计和良率诊断分析流程，用户可以轻松应对复杂的SoC芯片、大规模芯片的诊断测试、汽车电子的功能性安全测试以及良率提升的挑战，并取得质量与成本双赢，为行业打造完善良率提升生态。

DFTEXP平台优势

DFTEXP涵盖DFT全流程工具，支持MCU、AI、GPU、Network、5G基带、AP等不同应用领域芯片和规模的DFT设计实现需求，并且支持系统级测试的In-System-Test, 以支持汽车电子的功能安全测试方案。

全方位的良率提升方案，可以适应不同工艺、不同Fab的要求。通过DFT Diagnosis和Fab大数据分析系统，可快速发现影响良率的根因，建立提升方案。

从DFT的测试诊断结果，可结合DATAEXP-YMS中多维度的芯片相关数据，如产品版图、WAT/CP/FT测试数据、产线上的工艺步骤、设备、和缺陷等监控数据，从而更精准地识别故障行为和分析故障根因，加速芯片产品上市场的周期。

DFT自动化实现流程，以及完备的版本验收流程。同时支持RTL和Netlist Flow，并且通过Hierarchical DFT和Hierarchical ATPG流程，加速产品Time-To-Market; 建立完备的版本验收流程，满足各种工艺设计的DPPM要求。

新发布的DFTEXP 解决方案与广立微现有的DATAEXP-YMS良率提升系统协同互补，为芯片设计企业打通从版图设计到最终测试各环节的“一站式”数据链，助力芯片设计公司在开发产品时降本增效，更快速地发现故障和良率根因。同时也为晶圆制造厂，提供完整的DFT和良率诊断工具，提升工艺水平，更好地服务芯片设计公司。

广立微将持续紧密关注行业发展动态和技术前沿，全力投入研发创新。我们致力于为客户提供精准应对挑战、抓住机遇的智能化支持，以助推中国芯片行业蓬勃发展迈上新的台阶。